怎样用verilog设计一个模8可逆计数器
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发布时间：2022-05-15 06:47
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时间：2023-11-03 09:48
input rst_n;
input dir;
input clk;
output[3:0] cout;
reg[3:0] cnt;
always(posedge clk)
begin
if(!rst_n)
cnt<=0;
else if(dir)
cnt<=cnt+1;
else
cnt<=cnt-1;
end
assign cout = cnt;
end mole
模8是不是就是输出0到7的计数器？不保证对，你看看吧。
