写出一个算术逻辑单元的VHDL描述,它在信号opcode的控制下完成相应的操作
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发布时间：2022-04-07 10:43
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时间：2022-04-07 12:13
本程序在信号opcode的控制下可完成加，减，相等或不相等比较等操作。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsignen.all;
entity alu is
port( a,b : in std_logic_vector(7 downto 0);
opcode : in std_logic_vetor(1 downto 0);
result : out std_logic_vector(7 downto 0));
end alu;
archetecture behave of alu is
constant plus :std_logic_vetor(1 downto 0) :=b"00";
constant minus :std_logic_vetor(1 downto 0) :=b"01";
constant equal :std_logic_vetor(1 downto 0) :=b"10";
constant not_equal :std_logic_vetor(1 downto 0) :=b"11";
begin
process(opcode ,a, b)
begin
case opcode is
when plus =>result <=a+b; -- a,b 相加
when minus =>result <=a-b; -- a,b 相减
when equal => --a,b 不相等
if (a=b) then result <=x"01";
else result <=x"00";
end if;
when not_equal => --a,b 不相等
if (a/ =b) then result <=x"01";
else result <=x"00";
end if;
end case;
end process;
end behave;
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