时序逻辑电路的状态一般由其( )的组合确定

发布网友发布时间：2023-03-30 22:15

共1个回答

热心网友时间：2023-11-06 09:17

时序逻辑电路的状态一般由其外部输入的组合确定。

时序逻辑电路其任一时刻的输出不仅取决于该时刻的输入，而且还与过去各时刻的输入有关。常见的时序逻辑电路有触发器、计数器、寄存器等。由于时序逻辑电路具有存储或记忆的功能，检修起来就比较复杂。

时钟是整个系统的同步信号，当时钟出现故障时会带来整体的功能故障。时钟脉冲丢失会导致系统数据总线、地址总线或控制总线没有动作。时钟脉冲的速率、振幅、宽度、形状及相位发生变化均可能引发故障。

在数字电路通常分为组合逻辑电路和时序逻辑电路两大类，组合逻辑电路的有关内容在前面的章节里已经作了介绍，组合逻辑电路的特点是输入的变化直接反映了输出的变化，其输出的状态仅取决于输入的当前的状态，与输入、输出的原始状态无关。

而且与其输出状态的原始状态有关，其相当于在组合逻辑的输入端加上了一个反馈输入，在其电路中有一个存储电路，其可以将输出的状态保持住，我们可以用下图的框图来描述时序电路的构成。