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上拉电阻越大波形越陡吗

发布网友 发布时间:2023-02-14 21:50

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5个回答

热心网友 时间:2023-09-13 08:13

不是的,上拉电阻越大,会造成波形沿上升变缓。opyright © 1999-2020, CSDN.NET, All Rights Reserved

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IIC信号为什么要加上拉电阻 原创
2022-12-18 22:07:21
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小鱼教你模数电

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IIC是一个两线串行通信总线,包含一个SCL信号和SDA信号,SCL是时钟信号,从主设备发出,SDA是数据信号,是一个双向的,设备发送数据和接收数据都是通过SDA信号。

在设计IIC信号电路的时候我们会在SCL和SDA上加一个上拉电阻

今天就来分享下,为什么要在IIC信号线上加上拉电阻。

主要原因就是IIC芯片的SDA和SCL的引脚是开漏输出,就是只有一个NMOS管,不像推挽输出有两个MOS管。

当芯片SDA和SCL的引脚输出MOS管导通,IIC信号线电平为低电平

当芯片SDA和SCL的引脚输出MOS管关闭,如果没有上拉电阻,IIC信号线是处于一个高阻状态,电平是未知的,开漏输出是没有高电平的输出能力的。

所以加上上拉电阻后,当芯片SDA和SCL的引脚输出MOS管关闭,IIC信号线上的电平就是一个确切的高电平。

当多个IIC设备通过IIC总线接在一起,这就要求IIC设备间可以实现线与,而芯片的IIC引脚是开漏输出的话就能很好的实现这个线与。只要有一个IIC设备的引脚电平是低电平,那么相应的SCL或SDA总线也会成为一个低电平。 如果IIC设备引脚为推挽输出,多个IIC设备接在一条总线上很容易烧坏芯片。

IIC上拉电阻的取值

IIC信号的上拉电阻阻值不能太大,因为IIC芯片SCL和SDA引脚都存在寄生电容,同时SDA和SCL信号的走线也会有寄生电容,整个IIC总线上相当于接了一个负载电容Cl

上拉电阻过大,IIC总线高电平的驱动能力差,总线电平从0到1变化时,等效为这个RC的充电电路,上拉电阻越大,波形上升沿会变缓,一定程度会影响IIC的时序,可能会出现误码。所以这个上拉电阻不能太大。

IIC SDA和SCL信号的上升时间和总线电容在不同的模式下有不同的要求,大家可以看下这个表

IIC总线信号上升时间可以根据公式Tr=0.8473*R*Cl Cl就是IIC总线的等效负载电容

IIC信号上拉电阻也不能太小,如果太小了,当IIC引脚输出低电平时,灌进芯片IIC 引脚的电流会变大,可能会使IIC信号线的低电平变大,同时IO口电流过大还可能烧坏芯片。

我们一般要求,IIC引脚低电平时,流过芯片IIC引脚的电流小于3mA,所以如果是3.3V上拉的话,这个电阻就要R>(3.3-VoL)l3KΩ=0.96KΩ ,其中VoL是IIC引脚为低电平时的最大电压,一般是0.4V。再加上前面的这个公式我们就可以确定这个上拉电阻的取值范围

电源电压决定上拉电阻的最小值,总线负载电容决定上拉电阻的最大值。

IIC信号上拉电阻取值常用的值就是4.7K,一般小于10K,大于1K,如果IIC总线比较长,从设备比较多,可以适当降低电阻。

如果IIC总线接了很多IIC设备,是不是每个IIC设备都要加上拉电阻?

答案是否定的,我们只要在SDA和SCL总线上合适的位置各加一个上拉电阻即可,如果每个设备都加上拉,相当于这些电阻是并联在一起了,减小了电阻值。至于上拉电阻的位置一般没有特别的要求。一般加在IIC的末端。

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热心网友 时间:2023-09-13 08:13

上拉电阻越大波形越陡的,随着上拉电阻的上升,电阻的波形图像也会随着电阻的增强变得更加陡峭。

热心网友 时间:2023-09-13 08:14

上拉电阻越大波形越陡吗,答案这是对的,因为根据相关的调查结果显示,两者成正比,上拉电阻越大波形越陡的,这是正确的

热心网友 时间:2023-09-13 08:15

上拉电阻越大波形越陡的,上拉电阻越大波形越陡的。

热心网友 时间:2023-09-13 08:15

根据搜索结果,上拉电阻有助于影响输出波形的斜率,但不确定大小便无法确定波形是否会陡峭或平缓。因此,调整上拉电阻的大小可以改变输出信号的波形,但并不一定会导致波形变得陡峭
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