数字后端设计工程师难学吗

发布网友发布时间：2022-04-22 14:00

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热心网友时间：2023-05-04 18:39

真的没有那么简单。
懂前端
这里所指的懂前端是指熟悉Verilog硬件描述语言（不需要自己去写coding），当然如果写过RTL代码的更好，实际工作中很多大牛都是以前做过前端设计的。当你拿到一个设计的RTL，你需要看懂设计中包含那些功能子模块，看懂设计中的时钟电路结构，便于后面写constraint约束。对的，你绝对没有看错，就是需要自己会写约束文件。
熟悉综合
当RTL ready后，可以拿来自己做逻辑综合。这里所讲的综合并不是简单的run flow。
第一，需要与前端工程师沟通，了解设计架构，时钟电路结构，各个时钟间的同步异步关系，芯片的应用场景等方面。
第二，根据设计需求开始编写设计约束文件SDC并请前端设计工程师review（这个过程需要不断与前端设计工程师不断沟通，特别是第一次做某个新的design）。
第三，制定扫描链插入方法，分配scan chain条数，确保测试覆盖率，产生scan test pattern。
第四，在DC/DCT做PPA优化（Performance, Power, Area）。