FPGA实现FIR滤波器时,系数位宽怎么确定

发布网友发布时间：2022-05-04 12:39

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热心网友时间：2022-06-22 00:46

1、理论上大于10m就ok了，但是实际中肯定要留有余量的，40m可以，主要看你的主频能做到多少了。
2、不管是正数还是负数，在FPGA中最好都用补码表示。
3、截位当然是截断最低的位，高位截断了数据就错了。
还有问题就是你这样做肯定只能用并行的方法来做了，因为你用大于10m的采样频率，如果你用10阶的FIR滤波器，同时需要9个乘法器，不知道你的数据是多少位的，也不知道你的FIR是多少阶的，如果位数宽，且阶数多的话，你的FPGA可能没有这么多的乘法器，
还有不知道FPGA里面的乘法器是不是补码乘法器，如果不是的话，你的数据表示方法如果用补码的话，乘法之前要求原码，乘法器之后还要再求补码，可能得不偿失，这样的话可以考虑用原
码表示整数和负数。
关于补充:你的第一个问题没有提到时钟频率啊。
如果你的时钟频率比采样频率高很多的话，就可以用串行的方法来做，这样的话需要很高的时钟频率，但是省资源(乘法器和加法器)，如果你没有很高的时钟，只能串行做，这种方法适用于时钟频率等于或者略大于时钟频率。
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