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请用D触发器构成一个三位二进制减法计数器,写出实验原理。(可以画出电路图)

发布网友 发布时间:2022-05-06 07:18

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热心网友 时间:2023-10-08 16:09

按照逻辑电路设计可以弄出来,三位二进制可以设为001、010、011,或其他情况,这三个D触发器的输出可以设为Q1、Q2、Q3,设一个A的数据输入端,

一个输出量Y,画出状态图、真值表、再根据卡罗图求出Q1、Q2、Q3的输出表达式,再根据D的特征方程Q(n+1)=D化简,一步步来就可以得出原理表达式,有了表达式就可以画出原理图。

3个D触发器可以构成3位二进制计数器,计数范围0~7,因此其模为8。

扩展资料:

D触发器(data flip-flop或delay flip-flop)由4个与非门组成,其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。

而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。

参考资料来源:百度百科-D触发器

热心网友 时间:2023-10-08 16:09

这个一下子有点难跟你解释清楚,按照逻辑电路设计的步骤可以弄出来,三位二进制可以设为001、010、011,或其他情况,这三个D触发器的输出可以设为Q1、Q2、Q3,设一个A的数据输入端,一个输出量Y,画出状态图、真值表、再根据卡罗图求出Q1、Q2、Q3的输出表达式,再根据D的特征方程Q(n+1)=D化简,一步步来就可以得出原理表达式,有了表达式就可以画出原理图。
没有说得很详细,也没有画出原理图,希望对你有帮助。
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