模块实例化 verilog 求助

发布网友发布时间：2022-05-05 11:54

共3个回答

热心网友时间：2022-06-27 11:45

是这样的，有几个原因，可能你的借口部分数据类型定义不对，位宽不配。按照目前来看，估计是你的语法错了，sout在不同进程进行了同时赋值，所以发生了错误。建议不要在不同模块对同一个模块进行赋值。有不懂的可以继续追问

热心网友时间：2022-06-27 11:45

f U1(..,.S_out(S_out));这句话的意思是mole f 中的s_out作为信号输入，将top中的s_out作为输出，正好搞反啦，还有不是你起一个名字就是一根线啦，你想想是不是可以改改，把mole top作为实例化对象呢

热心网友时间：2022-06-27 11:46

顶层文件的“reg S_out;//S_out不是输入输出口”去掉应该就可以了

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