与Vivado设计套件协同优化有何好处 - 常见问题解答：Xilinx采用首个ASIC级UltraScale可编程架构

发布网友发布时间：2022-04-30 07:12

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热心网友时间：2023-10-21 03:17

在引领 28nm 技术的四年中，赛灵思开发出了全新一代设计环境与工具套件，即 Vivado 设计套件。在20nm 和 16nm 工艺技术方面，赛灵思继续将 FPGA、SoC 和 3D IC 与新一代 Vivado 设计套件实现协同优化。设计人员通过工具、器件和 IP 的同步构建与优化，可在挖掘芯片最大价值和性能的同时缩短设计与实现流程。 9. UltraScale 架构如何应对海量数据流挑战? · 时钟 UltraScale 架构通过解决时钟歪斜、大量总线布局以及系统功耗管理等相基础问题，实现极高的新一代系统速率，有效应对海量数据流挑战。凭借 UltraScale 类似于 ASIC 的多区域时钟功能，设计人员可以将系统级时钟放置在最佳位置(几乎可以是芯片上的任何位置)，使系统级时钟歪斜大幅降低达 50%。 · 布线 UltraScale 新一代互连架构与 Vivado 软件工具进行了协同优化，在可编程逻辑布线方面取得了真正的突破发。赛灵思将精力重点放在了解和满足新一代应用对于海量数据流、多 Gb 智能包处理、多Tb吞吐量以及低时延方面的要求。通过分析我们得出一个结论，那就是在这些数据速率下，互连问题已成为影响系统性能的头号瓶颈。UltraScale 布线架构从根本上完全消除了布线拥塞问题。结论很简单：只要设计合适，布局布线就没有问题。 · 功耗每代All Programmable 逻辑器件系列都能显著降低系统级功耗，UltraScale 架构正是建立在这一传统优势之上。低功耗半导体工艺以及通过芯片与软件技术实现的宽范围静态与动态电源门控，可将系统总功耗降低至赛灵思行业领先的 7 系列 FPGA(业界最低功耗的 All Programmable 器件)的一半。 10. 赛灵思的堆叠硅片互连技术(SSIT)带给 UltraScale 3D IC 的附加优势是什么? Virtex�0�3 UltraScale 和 Kintex�0�3 UltraScale 系列产品中的连接功能资源数量以及第二代 FPGA 与 3D IC 架构中的芯片间带宽都实现了阶梯式增长。布线与带宽以及最新 3D IC 宽存储器优化接口容量的大幅增加，能确保新一代应用以极高的器件利用率实现目标性能。 11. 何时推出基于 UltraScale 架构的 FPGA? 支持UltraScale 架构 FPGA 的 Vivado 设计套件早期评估 beta 版已于 2013 年 1 季度向客户发布。首批UltraScale 器件将于 2013 年 4 季度推出。 12. 16nm 产品何时推出? 随着台积电加快开发进度，计划将于 2013 年晚些时候提供 16nm FinFET 测试芯片，并在 2014 年推出首批产品。 13. 为什么赛灵思使用 “UltraScale”，而不是沿用 8 系列命名规则? UltraScale 架构代表了 PLD 行业的转折点。采用新工艺节点制造的产品将延伸赛灵思的整体产品系列。对于 PLD 市场，系列编号的增加过去常常代表要向下一个技术节点迁移。UltraScale 架构跨越多个技术节点。基于UltraScale 架构的器件与 7 系列器件将会并存。 14. Artix、Kintex 和 Virtex 产品名称会受到怎样的影响? FPGA 系列的名称将继续在 UltraScale 或以后的技术中沿用。Artix�0�3-7、Kintex-7 和 Virtex-7 FPGA 系列的命名会保持不变。

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