关于Verilog语言

发布网友发布时间：2022-05-01 05:10

共2个回答

热心网友时间：2022-06-24 16:43

使用非阻塞赋值，写的也该规矩点，如果还有问题就把C1、C2分开两个always来写！
mole clkdiv(CLK,CLK1,CLK2);
input CLK;
output CLK1,CLK2;
reg[22:0]C1;
reg[12:0]C2;
always@(posedge CLK)
begin
if(C1<5000000)
C1<=C1+1;
else
begin
C1<=0;
CLK1<=!CLK1;
end
if(C1<5000)
C2<=C2+1;
else
begin
C2<=0;
CLK2<=!CLK2;
end
end
endmole

热心网友时间：2022-06-24 16:44

是不是虽然定位了16bit但是实际上没有，如果真是16bit的数必须考虑进位问题。可能这样写可能进位问题不会发生

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