VHDL 八位二进制计数器语言的编写

发布网友发布时间：2022-05-01 03:19

共1个回答

热心网友时间：2022-06-23 04:20

mole(clk,rst,cnt);
input clk,rst;
output cnt;
reg [7:0]cnt;
always@(posedge clk or negedge clk)
begin
if (!clk)
cnt<=8'b00000000;
else
cnt<=cnt+1;
end
endmole

声明：本网页内容为用户发布，旨在传播知识，不代表本网认同其观点，若有侵权等问题请及时与本网联系，我们将在第一时间删除处理。E-MAIL:11247931@qq.com

VHDL 八位二进制计数器 语言的编写

VHDL 八位二进制计数器语言的编写