在Verilog里div_cnt == {16{1'b1}}是啥意思?

发布网友发布时间：2023-07-28 13:54

共2个回答

热心网友时间：2024-12-05 07:54

16个1赋值给div_cnt

热心网友时间：2024-12-05 07:54

mole gen_divd(reset,clkin,clkout); input reset,clkin; output clkout; parameter divdWIDTH=1; //参数定义 parameter divdFACTOR=1; reg clkout; reg [divdWIDTH:0] cnt; //2位计数器，最大记到3 always @ (posedge reset or posedge clkin) if(reset) // 高电平复位 begin cnt<=0; //计数器清零 clkout<=0; //输出时钟清零 end else begin cnt<=cnt+1'b1; //计数开始，来一个上升沿记一次数 if(cnt==(divdFACTOR-1)) //当cnt等于1 begin cnt<=0; //计数器清零 clkout<=~clkout; //输出时钟翻转一次，就是简单的2分频 //假设开始clkout时低电平，当cnt计数到1(clkin刚好一个周期)时，clkout就翻转，变成高电平，clkout一个周期，相当于clkin的2个周期，实现2分频 end end endmole追问其实我就是不懂这个语法，他的意思是计数器计到16位都是1吗，也就是65536次？

在Verilog里div_cnt == {16{1&#39;b1}}是啥意思?

在Verilog里div_cnt == {16{1'b1}}是啥意思?