verilog reg [12:0] i_addr; i_addr <= {13{1'b1}};

发布网友 发布时间：2023-07-28 13:54

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热心网友 时间：2024-04-16 14:50

1、{ }表示拼接，{第一位，第二位...}；
2、{{ }}表示复制，{4{a}}等同于{a,a,a,a}；
所以{13{1‘b1}}就表示将13个1拼接起来，即13'b1111111111111。

热心网友 时间：2024-04-16 14:50

上面两种方法：（你那个{13{1'b1}}是想干啥？我以xx代替了）
1、wire [12:0] i_addr;
assign i_addr={xx};
2、reg [12:0] i_addr;
always@(.....)
begin
i_addr<={xx};
end

热心网友 时间：2024-04-16 14:51

REG值不能出现在表达式的左边

热心网友 时间：2024-04-16 14:51

1、{ }表示拼接，{第一位，第二位...}；
2、{{ }}表示复制，{4{a}}等同于{a,a,a,a}；
所以{13{1‘b1}}就表示将13个1拼接起来，即13'b1111111111111。

热心网友 时间：2024-04-16 14:50

1、{ }表示拼接，{第一位，第二位...}；
2、{{ }}表示复制，{4{a}}等同于{a,a,a,a}；
所以{13{1‘b1}}就表示将13个1拼接起来，即13'b1111111111111。

热心网友 时间：2024-04-16 14:51

上面两种方法：（你那个{13{1'b1}}是想干啥？我以xx代替了）
1、wire [12:0] i_addr;
assign i_addr={xx};
2、reg [12:0] i_addr;
always@(.....)
begin
i_addr<={xx};
end

热心网友 时间：2024-04-16 14:52

REG值不能出现在表达式的左边

热心网友 时间：2024-04-16 14:51

上面两种方法：（你那个{13{1'b1}}是想干啥？我以xx代替了）
1、wire [12:0] i_addr;
assign i_addr={xx};
2、reg [12:0] i_addr;
always@(.....)
begin
i_addr<={xx};
end

热心网友 时间：2024-04-16 14:51

1、{ }表示拼接，{第一位，第二位...}；
2、{{ }}表示复制，{4{a}}等同于{a,a,a,a}；
所以{13{1‘b1}}就表示将13个1拼接起来，即13'b1111111111111。

热心网友 时间：2024-04-16 14:51

上面两种方法：（你那个{13{1'b1}}是想干啥？我以xx代替了）
1、wire [12:0] i_addr;
assign i_addr={xx};
2、reg [12:0] i_addr;
always@(.....)
begin
i_addr<={xx};
end

热心网友 时间：2024-04-16 14:51

REG值不能出现在表达式的左边

热心网友 时间：2024-04-16 14:52

REG值不能出现在表达式的左边