verilog中如何使用{}进行符号位扩展?

发布网友发布时间：2022-04-24 17:03

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热心网友时间：2023-10-24 14:48

3{data_in_a[6]}也要用{}括起来，要这样：
assign data_out={{3{data_in_a[6]}},data_in_a}+{{3{data_in_b[6]}},data_in_b};

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