verilog中阻塞赋值和非阻塞赋值的区别

发布网友发布时间：2023-07-12 12:44

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热心网友时间：2024-12-06 03:23

举个简单的例子，现假设 reg a = 2, b = 0
阻塞赋值：
a = 1;
b = a;
最终结果出来 a，b都为1，是因为a = 1这条赋值语句“阻塞”住了b=a。
非阻塞赋值：
a <= 1;
b <= a;
结果是 a为1，b为2，两者的赋值是同时的
在时序逻辑电路中，用的是非阻塞赋值，阻塞赋值一般仅用于组合逻辑

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