带异步复位,同步使能的十进制计数器的设计
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发布时间：2022-04-25 14:07
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时间：2023-10-08 07:49
k是控制置数的，en是计数使能，clr是清零：
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use IEEE.std_logic_arith.all;
entity cnt_16 is
port (
clk: in STD_LOGIC;
qin: in STD_LOGIC_VECTOR (15 downto 0);
clr:in std_logic;
k: in std_logic;
en: in STD_LOGIC;
qout: out STD_LOGIC_VECTOR (15 downto 0);
q: out STD_LOGIC
if qqout="1111111111111111" then
qq<='1' ;
qqout<="0000000000000000";
else
qqout<=qqout '1';
end if;
end process suocun;
end cnt_16_arch;
扩展资料：
n位二进制异步计数器由n个处于计数工作状态(对于D 触发器，使Di=Qin；对于JK 触发器,使Ji=Ki=1) 的触发器组成。各触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。
对于加计数器,若用上升沿触发的触发器组成，则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端相连（即进位信号应从触发器的Q 端引出）；若用下降沿触发的触发器组成，则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端连接。对于减计数器，各触发器的连接方式则相反。
参考资料来源：百度百科-二进制计数器
