verilog中always语句问题

发布网友发布时间：2022-05-16 21:35

共3个回答

热心网友时间：2023-09-11 21:51

mole 1
always @ (clk)
a <= data;
b <= a;

这个要改成如下的
always @ (clk)
begin
a <= data;
b <= a;
end

这样就一样了，不信可以看RTL图，如果解决问题了，请给个采纳呀，追问谢谢你的回答，这个是因为我简写了，我想问下他们的内容有区别没。

追答这个没有区别的，建议各种写法后再看看RTL，这个很有帮助的。另外，有些模块仿真跟实际波形差异很大的，最好是能跑起来然后用示波器去看波形。

热心网友时间：2023-09-11 21:51

仿真时可能会有区别
但综合出来应该是没有区别的

热心网友时间：2023-09-11 21:52

verilog是并行的没区别吧

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