verilog中寄存器信号能不能作为always语句的敏感信号
发布网友
发布时间：2022-05-16 21:35
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热心网友
时间：2023-09-11 21:51
三段式
状态机
中的第二段
就是将寄存器信号作为always语句的敏感信号！
reg
[3:0]
current_state
;
reg
[3:0]
next_state;
always
@
(posedge
clk
or
negedge
rst_n)
if
(!RSTn)
current_state
<=
IDLE;
else
current_state
<=
next_state;
always
@
(current_state)
//这里就是将寄存器信号作为always语句的敏感信号
begin
next_state
=
x;
case(current_state)
S1:
if(...)
next_state
=
S2;
....................
纯手打，望采纳，欢迎追问～～～～
