求助关于verilog硬件语言的仿真测试向量段module kk(a2,a1,a0,b2,b1,b0,p5,p4,p3,p2,p1,p0 ); input a2,a1

发布网友发布时间：2022-05-23 15:25

共3个回答

热心网友时间：2023-10-27 07:51

首先你的输出没有定义reg这样仿真肯定不过，其次你用for语句不可综合，应该改成
if（bindex==4）
bindex=0;
else
begin
bindex<=bindex+1
result=result+(a<<bindex);
end

热心网友时间：2023-10-27 07:52

……你想问啥？

热心网友时间：2023-10-27 07:52

你想问啥的

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