怎样查看quartus是否可综合某verilog语句

不同的仿真工具针对的语句类型不同，这是Quartus 官方给出的可综合和不可综合类型，http://quartushelp.altera.com/13.1/mergedProjects/hdl/vlog/vlog_list_support.htm ；如果看不懂可以了解下常见的不可总的语句即可：1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，au...

来这里看http://quartushelp.altera.com/13.1/mergedProjects/hdl/vlog/vlog_list_support.htm 这里列出了所有的quartus ii支持或不支持综合的verilog语法，不过我觉得这个太繁杂没必要太关注。。一般的教材都会写哪些语法会被大部分的编译器支持的。写代码的时候别用太抽象的东西就行 ...

initial这种语法，是不可综合的语法，只能用来写testbench，呵呵 看来楼主是刚学verilog啊

答案为:去掉include,就可以了。... 用quartus9.0编写verilog中调用include,出现Error (10228),怎么办?答案为:去掉include,就可以了。 展开  我来答 分享 微信扫一扫 网络繁忙请稍后重试 新浪微博 QQ空间 举报 浏览51 次 可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。

Quartus II的编译器对verilog文件中的乘法和除法运算符是可以进行综合的，这些运算符综合后生成的RTL门级的乘法和除法电路就是AlteraIP核所提供的乘法和除法电路，而megaweizard中的进行设置的乘除法运算的模式其实也就是调用了这些IP核，所以这些运算符所需要的资源其实主要是跟你的Verilog代码中的描述相关...

（1）把程序输到quatus当中，（2）先进行编译（compile），看有没有语法错误；（3）然后进行仿真，看有没有逻辑错误；（3）下载到fpga当中，最后看硬件能不能实现；给你推荐两本好书：一是夏宇闻那本书，理论讲的很好；二是周润景那本书，比较侧重于quartus2软件的使用；...

二、输入文件. 在工程中新建设计文件：图形文件“Block Diagram/Schematic File”，Verilog语言文 件“VerilogHDL File”1、完成工程文件的输入,若为顶层文件，则文件名应该保存为与工程名相同。2、编译设置:「Assignment」→「Compiler Settings Wizard」→「Next」3、根据编译窗口的提示修改错误。4、编...

打开要转换的文件,在File \ Create/Updata \ Create HDL Design File for Current File,中选 Verilog HDL选项就行了,注意,最好在每个节点上都加上标号,否则生成的文件里有很多系统添加的信号名称,不方便看代码

1.打开原理图文件 2.选择 File--Creat/Update--creat HDL design file from current file 3.在弹出的对话框中选择VHDL或Verilog HDL文件

1、可以在RTL里面查看 2、只要正常全局编译通过，就可以配置到FPGA中 3、VERILOG中有很多不可综合的语句是用来仿真的，部分可综合语句，由于设计者使用原因，也有可能不被综合。有些语句也有可能被编译器优化了，没被综合。从事音频设备开发好多年——VX：xuquanfugui-2020 ...