AMD GCN架构概览
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发布时间：2024-10-04 12:07
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时间：2024-10-04 15:44
引言
欢迎来到《AMD GPGPU架构探索》系列的第一篇章，我们将深入解读AMD GCN架构的基石——2012年的GCN1，本文灵感源于Layla Mah的经典教程《GS-4106: AMD GCN架构速成课程》。
Compute Unit (CU)——核心单元
AMD的GPGPU构建于基石般的Compute Unit (CU)，它是GPU运算的核心模块。每个CU包含以下关键组件：
Scalar Unit - 8KB scalar registers (GPR) 提供高效的数据处理能力，16KB 4-CU共享的只读Scalar Data Cache，尽管带宽有限，但延迟相对较低。
Vector Units (SIMD) - 每个CU有4个16-lane Vector ALU，每组最多支持10个wavefront，每个wavefront拥有64个线程，早期的RDNA将wavefront调整为32，而CDNA保持了64个。
Hardware Scheduler - 最大支持2560个线程并发，线程的执行效率在优化算法和资源占用间取得平衡。
Scalar Unit与Uniform Path - 类似NVIDIA Turing的Uniform Path，加速卸载uniform代码，减轻SIMD单元的压力。
Workgroup与Barriers - 16个barriers用于工作群组内部同步，与NVIDIA的Block数量相匹配，早期Kepler SM支持16个Block并发。
指令发射与ALU特性
每个周期内，单个CU可同时处理5条指令，且每种指令类型仅允许一条，wavefront之间也有单独的发射限制。每个CU的指令执行能力依赖于硬件资源的合理分配。
Local Data Share (LDS) - 这部分内容将在后续深入探讨，有兴趣的读者可参考原文链接获取更多细节。
Cache架构
GCN时代的Cache层次结构曾有64KiB的GDS，但实际使用率不高。CDNA时期，GDS容量减小至4KiB，最终甚至被移除，转而支持全局写共享（GWS）等同步功能。
ISA与参考文献
想要了解更多关于AMD GCN架构的细节，敬请参考以下链接：Layla Mah的《GS-4106: AMD GCN架构速成课程》以及AMD官方文档《Southern Islands Instruction Set Architecture》。
