从验证的角度,systemverilog和systemc谁更合适
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发布时间:2022-04-21 13:14
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时间:2023-11-10 17:15
systemverilog和systemc谁更合适
System C是一种软/硬件协同设计语言,一种新的系统级建模语言。
研究表明,具有较高的抽象能力,同时能体现出硬件设计中的信号同步、时间延迟、状态转换等物理信息的语言,才能给工程师提供一个系统级设计的公共基础平台。在我们常用的设计语言中,C、C++ 和Java等高级编程语言有较高的抽象能力,但由于不能体现硬件设计的物理特性,硬件模块部分需重新用硬件描述语言设计,使得后续设计缺乏连贯性;而VHDL,Verilog最初目的并不是进行电路设计,前者是用来描述电路的,而后者起源于板级系统仿真,因此它们并不适合进行系统级的软件和算法设计,特别是现在系统中的功能越来越多的由软件来完成时。
SystemC既是系统级语言,也是硬件描述语言。《SystemC入门》介绍的是SystemC2.0标准,主要介绍SystemC有关硬件建模方面的语法特性,换言之,是介绍SystemC的RTI.可综合子集。其主要内存包括:SystemC数据类型、组合逻辑建模,同步逻辑建模、三态驱动器建模、常用的设计函数模型,测试平台的编写及系统级建模的功能等。随书附带l张光盘,内含《SystemC入门》所有例子的代码。《SystemC入门》所有例子都经SystemC2.0.1的验证。《SystemC入门》可作为想要了解和学习SystemC的设计工程师和系统工程师的参考书,也可用做大学讲授体系结构、数字设计或系统设计课程的教材。
你可以看看《systemc入门》这本书,很好的,介绍非常详细,而且里面有不少的图表介绍设计的流程。 其实最大的区别是SystemC对于系统架构的探索具有很有作用,但真正的RTL级电路设计,还是以VerilogHDL和VHDL为主的。