片上总线协议学习(1)——SiFive的TileLink与ARM系列总线的概述与对比...
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发布时间：2024-07-22 11:01
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时间：2024-07-22 12:06
迈向深度集成：SiFive的TileLink与ARM系列总线的探索与较量
在半导体技术的不断演进中，超大规模集成电路引领行业迈向深亚微米时代，集成度的提升催生了单芯片系统集成的新纪元。为了实现IP核的高效复用，统一接口标准的必要性日益凸显。在这个领域，AMBA、CoreConnect、Wishbone和TileLink等总线规范各领风骚，其中AMBA凭借广泛的采纳度占据主导地位。
揭秘TileLink：SiFive的高速创新
SiFive以TileLink为傲，这是一种专为RISC-V和其它ISA设计的高效、可扩展的片上互连协议。它不仅追求低延迟，还强调一致性支持和多核协作，为共享内存系统提供了物理寻址能力。TileLink共分为三个通讯代理模块层次：TL-UL（简单读写）、TL-UH（预处理增强）和TL-C（缓存一致性），每级都有其独特的功能和复杂度。
关键特性包括：极低的延迟、一致性协议的保障、避免死锁的智能设计、优化的吞吐率、灵活的接口解耦、突发传输的自适应性、功耗控制以及高效的数据块传输。这些设计确保了在复杂系统中的稳定运行。
在代理互联的世界里，消息通过点对点链路在主从接口间穿梭，进行精确的操作。代理负责处理访问控制、数据交换，采用灵活的拓扑结构，如DAG，形成有向无环图，以确保高效通信。五个独立通道（A、B、C、D、E）和优先级机制，使得TileLink在缓存一致性管理上更具优势。
一致性树结构，就像一个存代理树，通过逻辑时间协调缓存副本，维护数据一致性。节点分类为Nothing、Trunk、Tip和Branch，每个类别都有特定权限。这种设计确保了内存访问的权限管理和数据同步。
AMBA与TileLink的比较：从成熟到实验
相较于AMBA，特别是其子集如AXI和ACE，TileLink更侧重于缓存一致性，尤其是针对大型设备的性能需求。AXI4和ACE以高性能和一致性为核心，而TileLink则简化了复杂性，提供更易于实现的三层扩展。ACE的500+页规格与TileLink的100+页形成了鲜明对比，前者更注重多节点间的协议分层和拓扑优化，如CHI，它通过ICN实现事务处理的复杂协调。
然而，TileLink作为SiFive为Rocket Chip定制的协议，尽管在实验阶段，其轻量级的设计和对缓存一致性至关重要的关注，使其在特定场景下具有显著优势。相比之下，AMBA的成熟标准如AXI和ACE，已经经过了市场的广泛验证和优化。
总结来说，TileLink以其独特的设计和实用性，正在挑战市场上的传统标准，而ARM系列总线如AMBA、ACE和CHI则代表了成熟且功能强大的解决方案。每一种总线协议都在其特定领域内寻求最佳平衡，为电子设计提供了丰富的选择。随着技术的不断发展，这些协议将共同推动半导体行业的创新前行。
