FPGA降低动态功耗
发布网友
发布时间：2024-09-26 17:56
共1个回答
热心网友
时间：2024-11-08 23:58
动态功耗是指在时钟工作且输入正在开关时的功耗，对CMOS电路而言，动态功耗通常决定了总功耗。动态功耗包含多个部分，主要涉及电容负载的充电与放电（内部与I/O）以及短路电流。其中，内部或外部电容向器件充放电消耗的功率构成了多数动态功率的主要部分。
驱动器驱动多个I/O负载时，大量的动态电流构成了总功耗的主要部分。对已给定的驱动器，动态功耗可通过以下公式计算：P=CL×V2DD×f。其中，CL为电容负载，VDD为电源电压，f为开关频率。总功耗是所有驱动器功耗的总和。
由于电源电压VDD是固定的，要降低内部功耗，需降低平均逻辑开关频率，减少每个时钟沿处的逻辑开关总数，并减少连线网络，尤其是高频信号连线网络中的电容值。对于低功率设计，需要从系统至工艺的每个设计级别中采取相应的预防措施，级别越高，效果越好。
扩展资料
FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
