verilog总线怎么进行读写啊

发布网友 发布时间：2022-05-07 17:17

我来回答

共2个回答

热心网友 时间：2023-11-07 09:50

你得知道总线是啥，说白了，双方都可以控制的线，对于任一方，既是收也是发。
如果是发的时候要控制线上的电平，收的时候要释放对线的控制；所谓释放，就是高阻z
在FPGA里用一个信号标志收发flag，比如当flag为高时，是发
则
assign 发端口 = flag ？发信号 ： 16'hzzzz；
assign 收端口 = ~flag ? 收信号 : 16'hzzzz；

热心网友 时间：2023-11-07 09:51

不明白你的意思 什么叫做怎么读写啊追问就是想问读和写分别是什么意思啊？

追答我去 你说的具体点行吗 你告诉我啥叫做Verilog总线？我搞FPGA这么长时间咋没听说过

热心网友 时间：2023-11-07 09:50

你得知道总线是啥，说白了，双方都可以控制的线，对于任一方，既是收也是发。
如果是发的时候要控制线上的电平，收的时候要释放对线的控制；所谓释放，就是高阻z
在FPGA里用一个信号标志收发flag，比如当flag为高时，是发
则
assign 发端口 = flag ？发信号 ： 16'hzzzz；
assign 收端口 = ~flag ? 收信号 : 16'hzzzz；

热心网友 时间：2023-11-07 09:51

不明白你的意思 什么叫做怎么读写啊追问就是想问读和写分别是什么意思啊？

追答我去 你说的具体点行吗 你告诉我啥叫做Verilog总线？我搞FPGA这么长时间咋没听说过

热心网友 时间：2023-11-07 09:50

你得知道总线是啥，说白了，双方都可以控制的线，对于任一方，既是收也是发。
如果是发的时候要控制线上的电平，收的时候要释放对线的控制；所谓释放，就是高阻z
在FPGA里用一个信号标志收发flag，比如当flag为高时，是发
则
assign 发端口 = flag ？发信号 ： 16'hzzzz；
assign 收端口 = ~flag ? 收信号 : 16'hzzzz；

热心网友 时间：2023-11-07 09:51

不明白你的意思 什么叫做怎么读写啊追问就是想问读和写分别是什么意思啊？

追答我去 你说的具体点行吗 你告诉我啥叫做Verilog总线？我搞FPGA这么长时间咋没听说过

热心网友 时间：2023-11-07 09:50

你得知道总线是啥，说白了，双方都可以控制的线，对于任一方，既是收也是发。
如果是发的时候要控制线上的电平，收的时候要释放对线的控制；所谓释放，就是高阻z
在FPGA里用一个信号标志收发flag，比如当flag为高时，是发
则
assign 发端口 = flag ？发信号 ： 16'hzzzz；
assign 收端口 = ~flag ? 收信号 : 16'hzzzz；

热心网友 时间：2023-11-07 09:51

不明白你的意思 什么叫做怎么读写啊追问就是想问读和写分别是什么意思啊？

追答我去 你说的具体点行吗 你告诉我啥叫做Verilog总线？我搞FPGA这么长时间咋没听说过