用Verilog HDL设计FPGA芯片。在4位数码管上从0000~9999环计数。按下K4进行+1计数，单位数码管上显示“1”。

发布网友发布时间：2022-05-24 20:57

共2个回答

热心网友时间：2023-11-01 17:25

作为最底层的开发需要知道你的设计要完成那些功能（模块），然后才逐一实现。至少一下几个是必须的，不知是否都已实现。
1）输入采集，就是键盘的输入驱动，需要去抖动，按键反应灵敏，准确无误。如不会按键一次，而识别为多次。
2）输出显示，数码管显示驱动，将接收的十进制数显示。
3）加减计算，可采用4个4bit计数器分别表示每一位，这样不需做十六进制到十进制的转换。
4）时钟选择，根据所选时钟计算K6键选择后多长时间给出加一动作
基本就这些，只做个加减当然简单，但从输入到输出还是有个流程的

热心网友时间：2023-11-01 17:26

mole test(
clk,
reset_n,
data_k4,
data_k5,

data_count_out,
data_view
);
reg [31:0] count;
always( @posedge clk negedge reset_n)
if(!reset_n)
begin
data_count_out<=0;
data_view<=0;
count<=0;
end
else
count<=count+1;
always (@ posedge count[31])
data_count_out<=data_count_out+1；
always (@ posedge data_k4)
data_view<='1';
.............

闲着没事，因为不知道你FPGA型号，就写了些伪代码，希望对你有些帮助