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硬件编程语言verilong里面,“不可综合,仅用于仿真”是什么意思?
发布网友
发布时间:2022-05-24 07:12
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热心网友
时间:2023-10-08 15:28
不可综合是说:你写的verilog代码无法综合生成实际的电路,仅仅可以做为功能性的仿真用。
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