关于verilog编程实现计数器的问题

发布网友发布时间：2022-05-29 09:49

共2个回答

热心网友时间：2023-10-15 00:52

一个计数器会写吧？
在你的顶层模块调用3遍一个计数器就是3个了。追问我是这么做的，我用Verilog语言实现了一个计数器，然后我采用图形输入输入了三个计数器，然后把图形输入的这个文件作为了顶层文件，但是编译不过啊！

热心网友时间：2023-10-15 00:53

mole test_onebit_shift(clk,reset,in_dat,data);

input clk,reset,in_dat;
output [3:0] data;

reg [3:0] data;

always@(posedge clk or negedge reset)begin
if(!reset)begin
data[3:0]<=4'b0000;end
else begin
data[3:0]<=;
end
end
endmole

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